Senior Verification Engineer: RTL, UVM
Há 4 dias
Lisboa, Portugal
Hccm Consulting, S.A.
Tempo integral
60 000 € - 90 000 € Contrato
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A HCCM Consulting, S.
A. em Lisboa procura um Verification Engineer com experiência robusta em verificação de RTL e VLSI para integrar equipas de desenvolvimento.
Responsabilidades:
desenvolver testbenches constrained-random com SystemVerilog/UVM, criar planos de verificação, apoiar pipelines CI/CD e colaborar com engenheiros para estabilizar o silicon. A posição é a tempo integral e exige 5+ anos de experiência, domínio de SystemVerilog, UVM e Specman, bem como scripting (Python/Perl/Tcl).
A. em Lisboa procura um Verification Engineer com experiência robusta em verificação de RTL e VLSI para integrar equipas de desenvolvimento.
Responsabilidades:
desenvolver testbenches constrained-random com SystemVerilog/UVM, criar planos de verificação, apoiar pipelines CI/CD e colaborar com engenheiros para estabilizar o silicon. A posição é a tempo integral e exige 5+ anos de experiência, domínio de SystemVerilog, UVM e Specman, bem como scripting (Python/Perl/Tcl).