Senior Verification Engineer: Rtl, Uvm

Há 9 horas

Lisbon, Portuguese Republic, Portugal Hccm Consulting, S.A. Tempo integral
A HCCM Consulting, S. A. em Lisboa procura um Verification Engineer com experiência robusta em verificação de RTL e VLSI para integrar equipas de desenvolvimento.

Responsabilidades:
desenvolver testbenches constrained-random com System Verilog/UVM, criar planos de verificação, apoiar pipelines CI/CD e colaborar com engenheiros para estabilizar o silicon. A posição é a tempo integral e exige 5+ anos de experiência, domínio de System Verilog, UVM e Specman, bem como scripting (Python/Perl/Tcl).